2023年11月22日发(作者：七彩虹gt630显卡参数)

利用Ｉ Ｄ Ｄ Ｒ简化亚稳态

Ｔｅｌｅｆｏｎｉｃａ Ｉ＋Ｄ公司Ｐｒｉｍｉｔｉｖｏ Ｍａｔａｓ Ｓａｎｚ

如果在具有多个时钟的非同步系 种状态的时间不确定，从而使稳定输

统中使用ＦＰＧＡ，或者系统中的时钟

频率或相位与ＦＰＧ Ａ所使用时钟频率

或相位不同，那么设计就会遇到亚稳 副效应。

态问题。不幸的是，如果设计遇到上

述情况，是没有办法完全解决亚稳态 解决润题

问题的，不过还是有一些方法可降低 般来说，将ＦＰＧＡ连接到另一

系统出现亚稳态问题的几率。

先来深入研究一下引起亚稳态的原 必须给ＦＰＧ Ａ的输入部分添加一级同

因，再谈谈用哪些方法加以应对。

什么是亚稳态

在ＦＰＧ Ａ等同步逻辑数字器件 系列寄存器或同步寄存器链。该链

中，所有器件的寄存器单元都需要预

定义信号时序以使器件正确地捕获数

据，进而产生可靠的输出信号。当另

一

器件将数据发送给ＦＰＧＡ时，ＦＰＧＡ

的输入寄存器必须在时钟脉冲边沿前 期要短得多，因此即便延迟半个时钟

保证最短的建立时间和时钟脉冲边沿

后的保持时间，从而确保正常完整地

接收信号。

在一定的延迟后，寄存器输出

端随后将信号发送到Ｆ Ｐ Ｇ Ａ的其他部 （连接成移位寄存器）必须满足以下

分。不过，如果信号传输违反了指定 标准要求：

时间要求，那么输出寄存器可能就会 所有寄存器必须由同一时钟，或

进入所谓的亚稳态，达就导致寄存器 与同一时钟相位相关的时钟控制。

输出值会在高低状态之间波动，且这 链中每个寄存器的扇出都仅针对

２２ 今日电子 ２０１０年１２胃

出状态无法达到寄存器指定的时间， 由于不能完全消除亚稳态问题，

进而造成性能略有延迟或逻辑行为的 因此必须做好解决问题的准备。为

一

个具有不同时钟域的数字器件时，

步，使ＦＰＧＡ时钟域中的第一个寄存

器充当同步寄存器。为了实现这一目

的，可在ＦＰＧＡ器件的输入级中使用

一

可在输入寄存器将信号发送到ＦＰＧＡ

的其他区域之前，允许能有更多的时 指南ＸＡＰＰ０９４。

间解决潜在的亚稳态信号问题。亚稳

态信号的稳定时间通常比一个时钟周

周期，亚稳态出现的概率也会按数量

级减少。

为了降低亚稳态问题的出现概

率，在设计中实现的一系列寄存器 间。

相邻的寄存器。

此，设计人员采用平均故障间隔时间

（ＭＴＢＦ）这个指标来估算从问题出现并

导致故障的两个事件间的平均时间。

ＭＴＢ Ｆ值越高，说明设计的稳定性越

高。如果发生了“故障”，只是说明

没有解决亚稳态问题，并不是系统本

身真的出现了故障。

如欲了解测量亚稳态的方法，敬

请访问：ｈｔｔｐ：／／ｗｗｗ．ｘｉｌｉｎｘ．ｃｏｍ／

ｓｕｐｐｏｒｔ／ｄｏｃｕｍｅｎｔａｔｉｏｎ／ａｐｐｌｉｃａｔｉｏｎ—

ｎｏｔｅｓ／ｘａｐｐ０９４．ｐｄｆ，查阅赛灵思应用

可用以下方程式计算出寄存器的

ＭＴＢＦ：

／ ￣－＇２

肘 Ｆ＝—～

ＣＩ・厂ｃ ・

在本例中，Ｃ。和Ｃ 代表寄存器技

术相关常数，ｔＭＥＴ代表亚稳态的稳定时

可根据每个寄存器的ＭＴＢＦ，确

定总的ＭＴＢＦ值。同步器的故障率为

１／ＭＴＢＦ，则将每个同步器的故障

率相加，就能计算出整个设计的故障

率：

ｆａｉｌｕ 月 志ｎｕ＝ｒｃ￣＂ ０ ｌｃｈａｉ ｎｓ

高层代码与布局图

如果发现输入信号存在潜在的亚

高隔离电源产品

ＡＣ—ＤＣ医疗电源模块

Ｌ

Ｄ０５／１ ０￣列

从上式可以明显看出，通过改进 稳态问题，只需创建与同一时钟有相

寄存器单元的架构，优化设计以延长 位关系的时钟驱动的寄存器链就能解

同步寄存器的ｔ ，甚至增加链中寄存 决此问题。这需要提供如图ｌ所示的电

器的数量等多种方法来改进ＭＴＢＦ。

路。

①龟

・

全球通用电压：８５～２６５ＶＡＣ，５０阁）Ｈｚ

・

交直流两用（同一端子输入电压）

・

高隔离电压：舢ＶＡＣ

・

低纹波、噪声

・

输出过压、短路、过温保护

・

高效率、高功率密度

・

低功耗、低漏电流

・

符合ＥＮ６０６０１安全认证标准

ＤＣ—ＤＣ医疗电源模块

高隔离６０００ＶＤＣ系列产品

・

超小体积

・

隔离电容小，对噪声隔离效果好一

・

可持续短路保护

・

温度特性好，无需外加元件

・

产品有ＳＩＰ＼ＤＩＰ＼ＳＭＤ等多种封装

・

符合医疗认证标准要求

口ＥＮ６Ｕ Ｃｅｒｔｉｆｏｅｄ６０ １－’ ｃＴ＿崦 ‘崦ＣＥ ＲｏＨＳｒ￣ｏｒｌ

应用领域：

病人监护、医疗仪器仪表、便携医疗设备、

医疗成像设备等医疗电子应用市场。

≯

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Ａｄｄ：４３ Ｂｒｏａｄ Ｓｔｒｅｅｔ ８ｕｉｔｅ Ｂ２ｏ６ ＨＵｄＳＯｎ ＭＡ０１７４９

１ｌ白Ｉ：９７８－５６７．９６１ ０ Ｆａｘ：９７８－５６７．９６０１

Ｅ—ｍａｉｌ

图中，将寄存器链放置在两个单

了采用这种模式的ＤＤＲ输入寄存器及

Ｌ

ＩＤＤＲ ＩＤＤＲ ＩＮＴ２（．Ｑｌ（ｓｙｎｃ—

相关信号。绿色矩形框显示了一系列 ｄａｔａ），

元中：第一个为ＩＬＯＧＩＣ单元，而另外

两个寄存器放置在Ｓ ＬＩ Ｃ Ｅ单元中（选

最优的寄存器，可用其解决亚稳态问

．

Ｑ ２（ｓ ｉ ｇ ｎ ａ ｌ—ｎ ｏ ｌ ｏ ａ ｄ），

择具有相同时钟的３个寄存器和链）。

题。此外，使用ＩＤＤＲ方法还有一个

．

Ｃ（ＣＬＫ一２Ｘ），

．

优势，即能使用两三倍之多的主时钟，ＣＥ（１’ｂ１），．Ｄ（ａｓｙｎｃ—ｄａｔａ），．

这是减少亚稳态问题的一种快速且非

常简单的方法，还有其他一些方法不 同时又不会造成任何设计时延问题。

但可减少亚稳态问题，还可优化性

能。

Ｒ（），．ｓ０）；

在图３中看到全新的布局图。 用

只需少量代码 这种方法将寄存器链放置在两个单

在（（Ｖｉｒｔｅｘ ４用户指南》的３２８～ 元：前两个寄存器放置在ＩＬＯＧＩＣ单元

使用赛灵思逻辑块的ＩＤＤＲ方法

３２９页，举例说明采用ＶＨＤＬ和Ｖｅｒｉｌｏｇ

中，另一个寄存器则放置在ｓＬＩＣＥ单

在Ｖｉｒｔｅｘ一４和Ｖｉｒｔｅｘ ５ ＦＰＧＡ

语言编写的ＩＤＤＲ原语的例化。以下采

元中（这里选择的链具有３个寄存器和

ｌｏｇ语言的ＩＤＤＲ原码例化的典 用Ｖｅｒｉ

２个不同的时钟，其中一个时钟速度是

中，赛灵思将其ＩＬＯＧＩ Ｃ模块直接放置

在Ｉ／Ｏ驱动器和接收器的后面。该模块

型实例：

包括４个存储元件寄存器和１个可编程

绝对延迟元件。

ｄｅｆｐａｒａｍ ＩＤＤＲ ＩＮＴ２．ＤＤＲ

ＣＬＫ—ＥＤＧＥ＝”ＳＡＭＥ

ＥＤＧＥ

另一个的两倍）。

整体而言，亚稳态问题会给设计

带来不便，．但采用一些快速便捷的解

ＰＩＰＥＬＩＮＥＤ”：

Ｖｉｒｔｅｘ一４与Ｖｉｒｔｅｘ一５器件均采用

决方案（如以一种新的方式使用ＩＤＤＲ

这４个寄存器来实现双倍数据率输入

（ＩＤＤＲ）寄存器，功能设计师只需例化

＝

ｄｅｆｐａｒａｍ ＩＤＤＲＩＮＴ２．ＩＮＩＴ

Ｑ １

１’ｂｌ；

原语）就能大幅降低设计发生亚稳态

问题的几率。大家应在创建设计时就

ＩＤＤＲ原语便能实现。这将使受益匪

浅。

二

ｄｅｆｐａｒａｍ ＩＤＤＲ １ＮＴ２．ＩＮＩＴ Ｑ２

ｌ ｂｌ：

ｄｅｆｐａｒａｍ ＩＤＤＲ

ＩＮＴ２．ＳＲＴＹＰＥ

采用上述方法，而不应事后亡羊补

牢，这样就能创建出既能灵活应对亚

这种原语的其中一个模式称为

ＳＡＭＥ ＥＤＧＥ

ＰＩＰＥＬＩＮＥＤ。图２显示

稳性问题，而且所占面积、性能和成

本又得到优化的架构。 囝

＝

”ＳＹＮＣ”；

东方集成科技租赁服务研讨会将走进西安

’等问题，邀请西 术更新快、突发需求多、流动资金少’

北京东方中科集成科技股份有限公司将于㈠月２ ４

日在西安举办“科技租赁服务方案研讨会”，旨在满足

安企业客户共同探讨有效的资产管理摸式，以实际行动

支持高新技术企业提升科技创新和技术创新能力。

后经济危机时代西安及周边地区制造企业及科研开发单

位，尤其是中小企业自主创新及生产测试对电子电子删

量仪器的迫切需求。

为期半天的研讨会以高新技术企业的总经理、财务

负责人、部门经理、项目经理等为主要对象，内容包括

在国家政策的支持下，西安及周边地区将已成为西 高新技术企业发展面临的问题分析、常用的几种资产管

部大开发的战略高地。不少设计、制造、测试与封装企 理模式探讨、东方集成科技租赁服务摸式介绍、成功企

业开始进入军工以外的领域，成为了市场成功的企业。

目前，中国经济恢复即将进入加速阶段， 多数企业都

业案例分析等。通过全面深入了解客户的具体需求，东

方集成将为客户提供与其行业相配套的应用解决方案等

遇到了产能快速增涨与测试测量设备能力下匹配的矛 增值服务。

盾。为此，东方集成针对高新技术企业普遍每在的“技

２４ 今Ｅｔ窀子．２０１ｏｇ１２月