铜缆以太网19
40G-CR4/100G-CR10 (C85)
PCS (C82)（二）
发送方向
发送过程
发送过程基于从XLGMII/CGMII接收到的TXD<63:0>和TXC<7:0>信号生成块。1个XLGMII/CGMII数据发送被编码为1个66位块。在每个PCS通道上发送66位数据块需要66次inst: IS_UNITDATA_i发送。发送过程可以删除空闲的控制字符或序列有序集，以适应对齐标记插入的发送。如果PCS发送过程跨越多个时钟域，它还可以通过删除空闲控制字符或序列有序集或插入空闲控制字符来执行时钟速率补偿。
除了处理时钟补偿外，还有足够的空闲控制字符需要删除，以便为对齐标记腾出空间。如有必要，删除空闲控制字符或序列有序集，以适应66位对齐标记的插入。
发送过程生成指定的块。每个块的内容都包含在一个向量tx_coded<65:0>中，该向量被传递给扰码器。tx_coded<1:0>包含同步头，其余比特包含块有效载荷。
扰码器
对编码后的66B数据块的中的Block Payload部分进行扰码。扰码的生成多项式为G（X）= 1 + X39+ X58。对扰码器的初始值没有要求。扰码器在所有有效载荷比特上连续运行。同步头比特绕过扰码器。
块分发
一旦数据被编码和加扰，它就被分发到多个PCS通道，一次66比特的块，以从最低到最高编号的PCS通道的轮询分布方式分发。这允许PCS在PMD和XLAUI或CAUI-n接口中支持多个物理通道。40GBASE-R PCS将66位块分配到4个PCS通道，100GBASE-R PCS将块分配到20个PCS通道。
对齐标记AM插入
为了支持接收PCS处单个PCS通道的去偏移和重新排序，定期向每个PCS通道添加对齐标记。对齐标记具有特殊定义的66位块的形式，该块具有控制块同步报头。这些标记会中断正在进行的任何数据发送。这个允许将对齐标记同时插入所有PCS通道。如有必要，通过定期从XLGMII/CGMII数据流中删除IPG来为对齐标记腾出空间。对齐标记的其他特殊属性是它们没有被打乱，也不符合64b/66b block format概述的编码规则。因为在发射PCS中执行编码之后添加了对齐标记，并且在接收PCS中执行64B/66B解码之前删除了对齐标记。对齐标记不会被打乱，以便接收器找到对齐标记，消除PCS通道的偏斜，并在执行解扰之前重新组装聚合流。对齐标记本身由已知的图案形成，该图案被定义为直流平衡的，并且具有许多转换，因此对齐标记不需要加扰。对齐标记应插入每个PCS通道上的每16383个66位块之后。
对齐标记插入图
对齐标记AM格式
对齐标记的内容应如下表所示。内容取决于PCS通道号和字节号。注意，M4到M6分别是M0到M2的逐位反转。BIP7也是BIP3的逐位反转。此属性允许对齐标记进行直流平衡。插入对齐标记后，数据被发送到PCS邻近的PMA或FEC子层。
100GBASE-R PCS Lane与AM映射
40GBASE-R PCS Lane与AM映射
BIP计算
每个PCS通道对齐标记中都有1个PCS通道BIP字段。这允许对给定PCS通道的误码率进行准确和快速的测量。此信息用于更新错误计数器。
每个对齐标记都有两个比特交错奇偶校验字段BIP3和BIP7。BIP7是BIP3的逐位反转，以保持对齐标记直流平衡。BIP3字段包含比特交织奇偶校验interleaved parity计算的结果。BIP字段中的每个比特都是给定PCS通道的所有先前指定比特的偶数奇偶校验计算，包括先前的对齐标记，但不包括当前的对齐标记。下表给出了每个BIP3位的位分配。例如，BIP3位0包含从16384个66位快中异或131072（16384 × 8bit）位的结果。BIP3比特3和比特4还包括来自每个66比特字的一个同步报头比特。比特3和比特4每个都包含147456比特（16384× （8bit + 1bit同步头））的异或结果。
BIP3和BIP7被从LSB发送到MSB。例如，当BIP3=0x0F时，100GBASE-R通道号0的PCS通道标记被发送为（首先发送最左侧的位）：
10 10000011 00010110 10000100 11110000 01111100 11101001 01111011 00001111
如果支持EEE功能，则BIP统计数据仅在接收器处于RX_ACTIVE状态时更新。在所有其他状态下，不计算运行奇偶校验。当LPI_FW为假时，BIP统计数据应在第一个接收到的正常AM上从RAM转换到正常AM后首次更新，当LPI_FW为真时，应在进入RX_ACTIVE状态后的第二个接收到AM上首次更新。
快速对齐标记RAM插入
对于可选的EEE功能，在深度睡眠低功耗状态下操作时使用另一种对齐方法。快速对齐标记（RAM）的功能与普通对齐标记相似。当发射器的LPI发射状态为TX_ACTIVE；RAM在TX_WAKE2状态下发送，直到down_count_done为真，并在所有其他LPI发送状态下发送。此外，为对齐标记定义的BIP组件被倒计数字段count down field（CD）替换，从而可以指示从RAM到正常对齐标记的转换。RAM应插入到每个100G PCS通道上的每7个66位块和每个40G PCS通道上每15个66位块之后。RAM插入的方式与“100GBASE-R PCS Lane与AM映射”和 “40GBASE-R PCS Lane与AM映射”所示的方式相同。从RAM到正常对齐标记的过渡如下图所示。倒计时字段CD还用于在不用于协调转换时传达tx_mode的一些状态。在LPI从TX_ACTIVE转换到TX_SLEEP后，应在PCS通道0上发送至少一个/LI/块后插入第一个RAM。为了迫使RAM与FEC块的开始重合，第一个RAM和前一个正常对齐标记之间的距离应为4个66位块的倍数。
RAM转换图
快速对齐标记RAM格式
RAM的内容应如下表所示。请注意这些与正常的比对标记相似，CD3取代BIP3，CD7取代BIP7，M0到M2和CD3分别与M4到M6和CD7反转。例如100GBASE-R通道号0的标记被发送为（首先发送最左侧的比特）：
10 01111100 11101001 01111011 CD7 10000011 00010110 10000100 CD3
在插入RAM之后，数据被发送到与PCS相邻的PMA或FEC子层。
100GBASE-R PCS Lane与RAM映射
40GBASE-R PCS Lane与RAM映射
PMA/FEC接口
当发送信道在正常模式下工作时，40GBASE-R PCS通过inst: IS_UNITDATA_i .request原语发送4个数据流，100GBASE-R PCS通过inst: IS_UNITATA_i .request原语发送20个数据流。inst: IS_UNITDATA_i .request原语是单独的串行比特流。由于66个比特块被分配到每个通道，这意味着：
对于40GBASE-R PCS：比特0到65在PCSL 0上发送，比特66到131在PCSL 1上发送；比特132至197在PCSL 2上发送，比特198至263在PCSL 3上发送，然后比特264至329在PCSL 0上发送，以此类推。
对于100GBASE-R PCS：PCSL 0上的位0到65，PCSL 1上的位66到131，PCSL 2上的位132到197，PCSL 3上的位198到263，PCSL 4上的位264到329，PCSL 5上的位330到395，PCSL 6上的位396到461，PCSL 7上的位462到527，PCSL 8上的位528到593，PCSL 9上的位594到659，PCSL 10上的位660到725，PCSL 11上的位726到791，PCSL12上的位792到857，PCSSL 13上的位858到923，PCSL 14上的位924到989 14，PCSL 15上的比特990至1055，PCSL 16上的比特1056至1121，PCSL 17上的比特1122至1187，比特在PCSL 18上为1188至1253，在PCSL 19上为1254至1319，然后在PCSL 0上为1320至1385，以此类推。
图案生成器
PCS应能够生成和检测加扰空闲测试图案。此测试图案适用于接收器测试和某些发射器测试。
当启用加扰空闲模式时，测试图案由加扰器生成。在测试图案操作期间，不需要对扰码器进行播种seeding。扰码器的输入是一个控制块（块类型=0x1E，C0～C7）。请注意，同步标头和对齐标记已添加到流中，以便接收PCS可以对齐和消除PCS通道的偏移。
如果实施了C45 MDIO，则测试图案生成的控制来自BASE-R PCS test-pattern control register（位3.42.3）。
当发送信道在测试图案下工作时，编码比特流与正常操作一样被分发到PCS通道。
接收方向
块同步
当接收信道在正常模式下工作时，块同步功能通过4个（对于40GBASE-R）或20个（对于100GBASE-R）IS_UNITDATA_i .indication原语接收数据。PCS通过将每个原语4个比特流的指示中的比特按照从每个inst: IS _UNITDATA _0 .indication到inst: IS _UNIDATA _3 .indication的顺序连接起来。或者PCS通过将每个原语20个比特流的指示中的比特按照从每个inst: IS _UNITDATA _0 .indication到inst: IS _UNIDATA _19 .indication的顺序连接起来。PCS使用同步头获得对每个比特流中66比特块的锁定，并输出66比特块。按照块锁状态图中的规定获得块锁。
如果不支持EEE，则block_lock与rx_block_lock相同。
PCS通道去偏斜
一旦接收器在通道上实现锁定，它就开始按照对齐标记锁定状态图中的规定获得对齐标记锁定。该过程识别在服务接口的特定通道上接收到的PCS通道号。在所有通道（4或20通道）上实现对齐标记锁定后，如PCS纠偏状态图所示，所有通道间的偏斜都将被消除。PCS接收机应支持的偏斜预算下表所示。
如果不支持EEE，则align_status与rx_align_status相同。
PCS通道重排
由于通道之间的偏斜和PMA的多路复用，发送PCS通道可以在最初发送的服务接口的不同通道上接收。接收PCS应根据PCS通道号对接收到的PCS通道进行排序。
对齐标记AM移除
在所有PCS通道对齐并去偏移后，PCS通道以适当的顺序复用在一起，以重建原始块流，并从数据流中删除对齐标记。如有必要，通过插入空闲控制字符来补偿因删除对齐标记而导致的速率差异。请注意，当给定的PCS通道处于am_lock = true时，即使它与预期的对齐标记值不匹配（例如由于比特错误），对齐标记也总是会被删除。重复的对齐标记错误将导致给定PCS通道的am_lock设置为false。
作为对齐标记移除过程的一部分，将BIP3字段与每个PCS通道的计算BIP值进行比较。如果实施了C45 MDIO，则每当计算出的BIP值不等于接收到BIP3字段中的值时，相应的BIP error counter register (registers 3.200 through 3.219)都会递增1。输入比特错误率可以通过将BIP块错误率除以因子1081344（16384× 66bit）来估计。
解扰器
解扰器使用相同的多项式处理有效载荷，以抵消加扰器的影响。对rx_coded<65:2>进行解扰, 解扰多项式为G（x）= 1 + X39 + X58。
接收过程
接收过程对块进行解码，产生RXD<63:0>和RXC<7:0>，以发送到XLGMII/CGMII。从每个块解码1个XLGMII/CGMII数据发送。接收过程可能插入空闲控制字符以补偿对齐标记的删除。如果PCS接收过程跨越多个时钟域，它还可以通过删除空闲控制字符或序列有序集或插入空闲控制字符来执行时钟速率补偿。
图案检查器
当接收信道在加扰空闲测试图案下工作时，加扰空闲检测模式检查器检查通过inst: IS_UNITDATA_i .inndication原语接收到的比特。
加扰空闲测试图案检查器利用块锁定状态图、对齐标记状态图、PCS去偏移状态图以及解扰器在正常数据接收期间的操作方式。在接收测试图案模式期间，BER监视器状态图被禁用。当align_status为真并且加扰空闲接收测试图案模式处于活动状态时，加扰空闲测试图案检查器会观察同步报头和解扰器的输出。当同步头和解扰器的输出为全空闲图案all idle pattern时，检测到匹配。在加扰空闲测试图案下操作时，测试图案错误计数器会对不匹配的块进行计数。任何不匹配都表明存在错误，应增加测试图案错误计数器。由于解扰器的误差倍增特性，可以通过将66位块误差比除以一个因子124来估计输入比特误差。
如果实施了C45 MDIO，则测试图案接收的控制来自BASE-R PCS test-pattern control register（位3.42.2）。此外错误在BASE-R PCS test-pattern error counter register (3.43.15:0)中计数。
比特顺序
发送
接收
MDIO功能映射
与40GBASE-R/100GBASE-R PCS相关的寄存器集中在C45寄存器DeviceID = 3(PCS)里。下面做一个简单的介绍。
控制变量映射
状态变量映射（一）
状态变量映射（二）
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