2024年4月27日发(作者：)

Bind: very useful in systemverilog.

Assertion:

1．## “a ##3 b”意思是a 之后3个周期b….

2．“|->”表示如果先行算子匹配，后序算子在同一周期开始计算

3．“|=>” 表示如果先行算子匹配，后序算子在下一个周期开始计算

4．重复操作符：

* 连续重复 “[*m]”: “a[*1:3]” 表示a被连续重复1~3次

** 跳转重复 “[->]”: “a[->3]” 表示a被跳转重复3次

*** 非连续重复 “[=m]”: “a[=3]” 表示a被非连续重复3次

芯片设计：verilog断言（SVA）语法

断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，

断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于

30%。以下是断言的语法：

1. SVA的插入位置：在一个.v文件中：

module ABC ();

rtl 代码

SVA断言

endmodule

注意：不要将SVA写在enmodule外面。

2. 断言编写的一般格式是：

【例】 断言名称1：assert property(事件1) //没有分号

$display("........",$time); //有分号

else

$display("........",$time); //有分号

断言名称2：assert property(事件2)