2024年4月28日发(作者：hd7850能玩吃鸡吗)

附录B PLD开发软件QuartusII 8.0简介

B.1 概述

Altera公司的QuartusⅡ设计软件提供完整的多平台设计环境，能够全方位满足各种设计

需要，除逻辑设计外，还为可编程单片系统(SOPC) 提供全面的设计环境。QuartusⅡ软件提

供了FPGA 和CPLD 各设计阶段的解决方案。它集设计输入、综合、仿真、编程（配置）

于一体，带有丰富的设计库，并有详细的联机帮助功能，且许多操作（如元件复制、删除和

文件操作等）与Windows的操作方法完全一样。此外，QuartusⅡ软件为设计流程的每个阶

段提供QuartusⅡ图形用户界面、EDA 工具界面以及命令行界面。可以在整个流程中只使用

这些界面中的一个，也可以在设计流程的不同阶段使用不同界面。

本附录将简要介绍Altera于2008年5月推出的QuartusII8.0设计软件。

QuartusII 8.0支持全部CPLD和FPGA产品，包括40 nm StratixIV FPGA和HardCopy ASIC。

增强的高级布局布线算法、TimeQuest时序分析器和PowerPlay功耗技术结合StratixIV FPGA

体系结构，大大缩短了编译时间、提高了逻辑利用率、降低了成本。即便是设计65 nm StratixIII

FPGA，与7.2版相比，8.0版的编译时间最多缩短了50％，平均缩短22％。

QuartusII 8.0的其他增强特性：

 扩展的SOPC Builder：完全支持渐进式编译和TimeQuest时序分析，提供更快的时

序逼近和设计迭代，新增的JTAG和SPI桥接组件实现了与其他FPGA或主处理器的

外部通信和调试。

 增强的TimeQuest 时序分析：改进了报告和交叉检测功能，更快地完成分析与调

试 。

 增强的FPGA I/O规划：在引脚规划器（Pin Planner）中增加引脚交换功能，加速电

路板开发。

 新的IP向导：为成功地使用Altera PCI Express和DDR3 IP提供专门的设计指南和建

议。

 IP MegaCore库集成：将IP MegaCore库集成在QuartusII软件中，使用户更方便地使

用Altera的IP核。新增的IP包括PCI Express Gen2硬核IP、5个新的视频和图像处理

内核，并且对已有的许多IP进行了改进。

 DSP Builder：新的高级模块库提高了时序逼近的效果，用户不必手动进行流水线和

折叠操作，就可将大量的数字信号处理 (DSP)性能提高30％到50％。

B.2 用QuartusⅡ进行设计的一般过程

用QuartusⅡ开发FPGA的流程如图B-1所示，分为设计输入、综合、适配（布局布线）、

时序分析、仿真和下载六个步骤。

1．设计输入

输入方式有：原理图（模块框图）、波形图、VHDL、Verilog HDL、Altera HDL、网表

等。QuartusⅡ支持层次化设计，可以将下层设计细节抽象成一个符号（Symbol），供上层

设计使用。

QuartusⅡ提供了丰富的库资源，以提高设计的效率。Primitives库提供了基本的逻辑元

件。Megafunctions库为参数化的模块库，具有很大的灵活性。Others库提供了74系列器件。

此外，还可设计IP核。

2．编译

编译包括分析和综合模块（Analysis & Synthesis）、适配器（Fitter）、时序分析器（Timing

Analyzer）、编程数据汇编器（Assembler）。

分析和综合模块分析设计文件，建立工程数据库。适配器对设计进行布局布线，使用

由分析和综合步骤建立的数据库，将工程的逻辑和时序要求与器件的可用资源相匹配。时

序分析器计算给定设计在器件上的延时，并标注在网表文件中，进而完成对所设计的逻辑

电路的时序分析与性能评估。编程数据汇编器生成编程文件，通过QuartusⅡ中的编程器

（Programmer）可以对器件进行编程或配置。

设计输入

综合

功耗分析

适配

（布局、布线）

调试

工程变动管理

时序分析

仿真

时序逼近

编程、配置

图B-1 用

QuartusⅡ

开发PLD的流程

3．仿真验证

通过仿真可以检查设计中的错误和问题。QuartusⅡ软件可以仿真整个设计，也可以仿

真设计的任何部分。可以指定工程中的任何设计实体为顶层设计实体，并仿真顶层实体及

其所有附属设计实体。

仿真有两种方式：功能仿真和时序仿真。根据设计者所需的信息类型，既可以进行功

能仿真以测试设计的逻辑功能，也可以进行时序仿真，针对目标器件验证设计的逻辑功能

和最坏情况下的时序。

4．下载

经编译后生成的编程数据，可以通过QuartusII中的Programmer和下载电缆直接由PC

机写入FPGA或CPLD。常用的下载电缆有：MasterBlaster、ByteBlasterMV、ByteBlasterⅡ、

USB-Blaster和Ethernet Blaster。其中，MasterBlaster电缆既可用于串口也可用于USB口，

ByteBlasterMV仅用于并口，两者功能相同。ByteBlasterⅡ、USB-Blaster和Ethernet Blaster

电缆增加了对串行配置器件提供编程支持的功能。ByteBlasterⅡ使用并口，USB-Blaster使

用USB口，Ethernet Blaster使用以太网口。

对FPGA而言，直接用PC机进行配置，属于被动串行配置方式。实际上，在编译阶段

QuartusⅡ还产生了专门用于FPGA主动配置所需的数据文件，将这些数据写入与FPGA配

套的配置用PROM中，就可以用于FPGA的主动配置。