assign语句的用法未解之谜
verilog assign语句的用法未解之谜
下面是功能相同但写法不同的两段代码：
（1）module assign_test (
clk,
lhold,
lholda
);
input clk;
input lhold;
output lholda;
reg lholda;
always @(posedge clk)
if (lhold)
lholda<=lhold;
else
lholda<=0;
endmodule
lholda~reg0
lhold
clk
PRE
DQ
lholda
ENA
CLR
这是未加入assign的语句
（2）module assign_test (
clk,
lhold,
lholda
);
input clk;
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