2024年4月14日发(作者：笔记本电池修复软件)
28 nm及以下制程关键技术漫谈
伍军（上海华力集成电路制造有限公司）
离子注入工艺科，上海华力微电子有限公司
摘要：本文针对于华力二期28~14 nm制程工艺关键技术进行了探讨。晶体管沟
道宽度缩小到28 nm要求制备high k栅电介质、超浅结，Bulk CMOS工艺技术
在20 nm走到了尽头，这又要求使用全新的FinFET工艺技术。提升良率是
Foundary实现盈利的重要措施，为此，本文还探讨了工业制造大数据在良率提升
上的应用。
1. 引言
从1947年世界上第一只点接触型晶体管的发明，到1960年罗伯特·诺伊斯
制造出第一个硅集成电路芯片（图1.1），再到1964年哥登·摩尔提出摩尔定律
（图1.2），半导体元器件每隔18~24个月元器件的数目几乎增加一倍。时间来
到了2010年，华力正式成立，作为国家909工程升级改造——12英寸芯片生产
项目的建设和运用单位，承载着国家集成电路产业崛起的的重大使命。作为华力
二期主力军的我们，将投身于28 nm及以下芯片制程的研发和生产大业中。随着
摩尔定律的不断推进，满足晶体管尺寸不断减小的相应制程技术也在不断发展，
表1.1是集成电路制造随着制程的不断推进不同阶段的重大技术革命，那么，对
于华力即将开展的二期28 nm及以下制程又会遇到哪些技术上的问题呢？为此，
本文将谈谈28 nm及以下制程的关键技术。
图1.1 仙童半导体制造的第一个硅集成电路芯片
图1.2 摩尔定律
表1.1 IC制造历史上的重要技术出现表
20世纪50年代 Integrated circuit.
20世纪60年代 Si replaced Ge.
MOSFET replaced BJT;
20世纪70年代 Ion implantation and plasma etching were
introduced.
Metal silicide process；
20世纪80年代
CMP process was invented.
STI;
20世纪90年代
Cu-interconnect and Low-k dielectric.
Strained Si;
21世纪初
High-k dielectric and Metal gate.
3D device (FinFET);
21世纪10年
3D IC, heterogeneous integration.
2. 28 nm及以下制程关键技术
2.1 High-k栅电介质
[1]
根据MOSFET按比例缩小理论，器件尺寸和电压等比例地缩小，而电场强
度（水平和垂直）保持不变。对于给定的工艺，其缩小比例因子λ≈0.7，这就要
求其氧化层厚度必须从t
ox
缩小到λt
ox
。对于0.18 μm的芯片，栅氧化层厚度约为
35 Å，而对于0.13μm和90 nm技术节点厚度减小到25 Å和15 Å，主要的问题
是栅电介质层厚度进一步降低时，量子隧道效应显著增加了栅极漏电流，影响IC
芯片的可靠性和性能。通过使用高于SiO
2
介电常数3.9的高k栅介质，在不增加
漏电流的情况下，介质层的厚度可以增加。氮基硅氧化物的k约为5，已经在90、
65、45甚至32 nm器件中使用，例如SiON已经应用于华力55~28 nm制程中，
其制备流程是ISSG+DPN+PNA，先通过ISSG生成一层致密氧化层，再通过DPN
工艺向oxide中渗N离子，最后通过PNA修复晶格，激活杂质原子。Intel在2007
年推出高k电介质栅氧化层和金属栅电极时，MOSFET的栅电介质在45 nm技
术节点上已经不再使用约50年的热生长SiO
2
作为栅电介质，而是采用铪基高k
栅介质。许多其他的高k电介质（表2.1），如TiO
2
、Ta
2
O
5
、ZrO
2
也被广泛的研
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