2024年4月9日发(作者：沃尔沃xc90报价)

1：什么是同步逻辑和异步逻辑？...................................................................................2

2：同步电路和异步电路的区别：...................................................................................2

3：时序设计的实质：.......................................................................................................2

4：建立时间与保持时间的概念？...................................................................................2

5：为什么触发器要满足建立时间和保持时间？..........................................................2

6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？..................................3

7：系统最高速度计算（最快时钟频率）和流水线设计思想：..................................3

8：时序约束的概念和基本策略？...................................................................................3

9：附加约束的作用？.......................................................................................................4

10：FPGA设计工程师努力的方向：.............................................................................4

11：对于多位的异步信号如何进行同步？.....................................................................4

12：FPGA和CPLD的区别？.........................................................................................4

13：锁存器（latch）和触发器（flip-flop）区别？.......................................................5

14：FPGA芯片内有哪两种存储器资源？.....................................................................5

15：什么是时钟抖动？.....................................................................................................5

16：FPGA设计中对时钟的使用？（例如分频等）.....................................................5

17：FPGA设计中如何实现同步时序电路的延时？.....................................................5

18：FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？.........5

19：什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?.............................6

20：什么是竞争与冒险现象?怎样判断?如何消除?.......................................................6

21.用Verilog设计一个5分频器。..................................................................................6

22.用状态机检测序列为11001101，输出为1，否则输出为0。................................8

设计中同步复位与异步复位的区别..................................................................10

与MEELEY状态机的特征..................................................................10

25.画状态机，并用verilog实现接受1,2,5分钱的卖报机，每份报纸5分钱。...10

的基本结构.....................................................................................................12

27.程序下载到FPGA的方式有哪几种，JTAG有哪几条线。................................13

28.时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。组合逻

辑电路最大延迟为T2max，最小为T2min。问：触发器D2的建立时间T3和保持

时间T4应满足什么条件？............................................................................................14

1：什么是同步逻辑和异步逻辑？

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

答案应该与上面问题一致

〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时

钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时

钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。

异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟

的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的

变化直接引起。

2：同步电路和异步电路的区别：

同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发

器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这

些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

3：时序设计的实质：

电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间

的而要求。

4：建立时间与保持时间的概念？

建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。

保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。

5：为什么触发器要满足建立时间和保持时间？

因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器

将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一

个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两

级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足

建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。

（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D段像一个锁存

器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时

钟沿到来之后，触发器要通过反馈来所存状态，从后级门传到前级门需要时间。

6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？

这也是一个异步电路同步化的问题，具体的可以参考《EDACN技术月刊20050401》。

亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发

器来使异步电路同步化的电路其实叫做“一步同位器”，他只能用来对一位异步信号进行同

步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，

它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的

亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立

时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输

入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复

时间+第二级触发器的建立时间<=时钟周期。

更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之

和。最保险的脉冲宽度是两倍同步时钟周期。所以，这样的同步电路对于从较慢的时钟域

来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用。

7：系统最高速度计算（最快时钟频率）和流水线设计思想：

同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越

短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触

发器到数据到达触发器输出端的延时时间；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的

建立时间。假设数据已被时钟打入D触发器，那么数据到达第一个触发器的Ｑ输出端需要

的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的Ｄ端，要

希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay

＋Tsetup，也就是说最小的时钟周期Tmin=Tco＋Tdelay＋Tsetup，即最快的时钟频率Fmax

=1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和

Tsetup是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延迟时间Tdelay，所

以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路

都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长

延时路径，才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块，通过适

当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可

以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。

这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采

用流水线技术插入触发器后，可用N个时钟周期实现，因此系统的工作速度可以加快，吞

吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。

8：时序约束的概念和基本策略？

时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可

以综合布线工具调整映射和布局布线，是设计达到时序要求。

附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约

束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分

组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PADTO

PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外

路径和多周期路径，以及其他特殊路径。

9：附加约束的作用？

作用：1：提高设计的工作频率（减少了逻辑和布线延时）；2：获得正确的时序分析报告；

（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输

入约束，以便静态时序分析工具可以正确的输出时序报告）3：指定FPGA/CPLD的电气标

准和引脚位置。

10：FPGA设计工程师努力的方向：

SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随

着芯片工艺的提高，芯片容量、集成度都在增加，FPGA设计也朝着高速、高度集成、低功

耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条

件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计仿真

平台的原因。另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的

考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低，据说altera、xilinx都在根

据自己的芯片特点整理如何降低功耗的文档。高速串行IO的应用，也丰富了FPGA的应用

范围，象xilinx的v2pro中的高速链路也逐渐被应用。总之，学无止境，当掌握一定概念、

方法之后，就要开始考虑FPGA其它方面的问题了。

11：对于多位的异步信号如何进行同步？

对以一位的异步信号可以使用“一位同步器进行同步”，而对于多位的异步信号，可以

采用如下方法：1：可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2：特

殊的具体应用电路结构,根据应用的不同而不同；3：异步FIFO。（最常用的缓存单元是

DPRAM）

12：FPGA和CPLD的区别？

FPGA是可编程ASIC。

ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据

一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与

门阵列等其它ASIC(ApplicationSpecificIC)相比，它们又具有设计开发周期短、设计制造成

本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。

CPLD

Product－term

内部EEPROM

组合电路资源丰富

低

完成控制逻辑

慢

FPGA

Look－upTable

SRAM，外挂EEPROM

触发器资源丰富

高

能完成比较复杂的算法

快

内部结构

程序存储

资源类型

集成度

使用场合

速度

其他资源

保密性

－

可加密

PLL、RAM和乘法器等

一般不能保密

13：锁存器（latch）和触发器（flip-flop）区别？

电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟

之间的信号同步。

有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。

可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，

后一个锁存器则决定了保持时间。

14：FPGA芯片内有哪两种存储器资源？

FPGA芯片内有两种存储器资源：一种叫blockram,另一种是由LUT配置成的内部存储

器（也就是分布式ram）。Blockram由一定数量固定大小的存储块构成的，使用BLOCKRAM

资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCKRAM资源是其

块大小的整数倍。

15：什么是时钟抖动？

时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不

同的周期上可能加长或缩短。它是一个平均值为0的平均变量。

16：FPGA设计中对时钟的使用？（例如分频等）

FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相

位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，

还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或

DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟逻辑操作的替代方案）。

17：FPGA设计中如何实现同步时序电路的延时？

首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等（我还没

用过所以也不是很清楚），但这是不适合同步电路实现延时的。在同步电路中，对于比较大

的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小

的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。

18：FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？

三种资源：blockram;触发器（FF），查找表（LUT）；

注意事项：1：在生成RAM等存储单元时，应该首选blockram资源；其原因有二：第

一：使用blockram等资源，可以节约更多的FF和4-LUT等底层可编程单元。使用blockram

可以说是“不用白不用”，是最大程度发挥器件效能，节约成本的一种体现；第二：blockram

是一种可以配置的硬件结构，其可靠性和速度与用LUT和register构建的存储器更有优势。

2：弄清FPGA的硬件结构，合理使用blockram资源；3：分析blockram容量，高效使用

blockram资源；4：分布式ram资源（distributeram）

19：什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用

oc门可能使灌电流过大,而烧坏逻辑门.同时在输出端口应加一个上拉电阻。Oc门就是集电

极开路门。

20：什么是竞争与冒险现象?怎样判断?如何消除?

在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先

有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒险。（也就是由

于竞争产生的毛刺叫做冒险）。判断方法：代数法（如果布尔式中有相反的信号则可能产生

竞争和冒险现象）；卡诺图：有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围，就有

可能出现竞争冒险；实验法：示波器观测；

解决方法：1：加滤波电路，消除毛刺的影响；2：加选通信号，避开毛刺；3：增加冗

余项消除逻辑冒险。

21.用Verilog设计一个5分频器。

5分频，奇数分频都可以类似这么做,只需要改div1和div2的参数。div1为奇数分频除

2的余数。采用上升延和下降延分别触发不同波形，最后叠加的方式产生奇数分频。

moduledivfreq(clk,clk1x,rst,clk1xpose,clk1xnege,coutpose,coutnege);

inputclk;

inputrst;

outputclk1x;

outputclk1xpose;

outputclk1xnege;

output[2:0]coutpose;

output[2:0]coutnege;

regclk1xpose;

regclk1xnege;

reg[2:0]coutpose;

reg[2:0]coutnege;

parameterdiv1=2,div2=4;//div1＝5/2,div2=5-1

assignclk1x=clk1xpose|clk1xnege;

always@(posedgeclkornegedgerst)

begin

if(!rst)

clk1xpose=0;

elseif(coutpose==div1)

clk1xpose=~clk1xpose;

elseif(coutpose==div2)

clk1xpose=~clk1xpose;

else

clk1xpose=clk1xpose;

end

always@(negedgeclkornegedgerst)

begin

if(!rst)

clk1xnege=0;

elseif(coutnege==div1)

clk1xnege=~clk1xnege;

elseif(coutnege==div2)

clk1xnege=~clk1xnege;

else

clk1xnege=clk1xnege;

end

always@(posedgeclkornegedgerst)

begin

if(!rst)

coutpose=0;

elseif(coutpose==div2)

coutpose=0;

else

coutpose=coutpose+1;

end

always@(negedgeclkornegedgerst)

begin

if(!rst)

coutnege=0;

elseif(coutnege==div2)

coutnege=0;

else

coutnege=coutnege+1;

end

endmodule

22.用状态机检测序列为11001101，输出为1，否则输出为0。

modulemachine_test2(clk,rst,din,dout);

inputclk,rst;

inputdin;

outputdout;

//11001101

parameteridle=0,

st0=1,

st1=2,

st2=3,

st3=4,

st4=5,

st5=6,

st6=7,

st7=8;

reg[3:0]current_state,next_state;

regdout;

always@(posedgeclkornegedgerst)

begin

if(!rst)

current_state<=idle;

else

current_state<=next_state;

end

always@(next_stateorcurrent_stateordinordout)

begin

case(current_state)

idle:

if(din)

next_state=st0;

else

next_state=idle;

st0:

if(din)

next_state=st1;