2023年7月14日发(作者：)

计算机 学院 专业 班

学号 姓名 教师评定

实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________

1、 熟悉EDA工具的使用；仿真基本门电路。

2、 门电路的综合实验

3、 组合逻辑电路实验

4、 时序逻辑电路实验

5、 数字逻辑综合设计仿真及验证。

注：所有基于Libero的实验，都在一个工程项目中完成，文件命名要求

工程文件名（Project Name）：学号+下划线+姓名拼音首字母（例：学号3115000001姓名张小童，工程文件名为：3115000001_zxt）

实验报告

1、基本门电路

一、实验目的

1、了解基于Verilog的基本门电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。

4、掌握Libero软件的使用方法。

二、实验环境

Libero仿真软件。

三、实验内容

1、在自己的工程文件中，新建一个设计代码文件（Verilog Source File），文件命名规则：学号+下划线+BasGate

例：3115000001_BasGate.v

在自己的工程文件中，新建一个测试平台文件（HDL Stimulus File），文件命名规则：test_BasGate.v

2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成2输入与非门、2输入或非门、2输入与门、2输入或门、2输入异或门、非门的设计、综合及仿真。

4、提交针对基本门电路的综合结果，以及相应的仿真结果。

四、实验结果和数据处理

1、门电路模块清单及测试平台代码清单

．．．（1）所有硬件功能模块的代码清单（关键代码应有注释）

1 （2）测试平台模块的代码清单（关键语句应有注释）

2、第一次仿真结果（截图）。

．．先将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，再对窗口．．截图。后面实验中的仿真使用相同方法处理。

．．

3、综合结果（截图）。

．．先将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）

4、第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为．．多少？

5、第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间．．约为多少？分析是否有出现竞争冒险。

6、布局布线的引脚分配（截图）。

．．

7、烧录后连线测试。

2 2、门电路的综合实验

一、实验目的

1、了解基于Verilog的组合逻辑电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际要求进行VerilogHDL设计的方法。

4、掌握Libero软件的使用方法。

二、实验环境

Libero仿真软件。

三、实验内容

继续在上一实验所建的“学号+下划线+BasGate（例：3115000001_BasGate.v）”文件中添加两段模块设计代码，分别完成以下第1、2项实验内容，模块名自拟，要求有注释。

两个设计所对应的测试平台模块代码继续放在test_BasGate.v文件中，模块名自拟，要求有注释。

1、裁判表决电路

设计一个3输入、1输入的举重裁判表决电路，使用VerilogHDL描述该电路的功能，设计相关测试平台，完成综合、布局布线、仿真。

2、交通灯故障检测电路

设计一个3输入、1输入的交通灯故障检测电路，使用VerilogHDL描述该电路的功能，设计相关测试平台，完成综合、布局布线、仿真。

3、以上两个电路任选一个完成烧录和接电测试。

四、实验结果和数据处理

1、所有模块及测试平台代码清单

//举重裁判表决电路

//举重裁判表决电路测试平台

//交通灯故障检测电路

//交通灯故障检测电路测试平台

2、综合前仿真结果截图（任选一个模块，请注明）

3、综合结果RTL视图截图（任选一个模块，请注明）

3 4、综合后仿真截图（任选一个模块，请注明）。最大的传输延迟时间大概为多少？

5、布局布线引脚分配窗口截图

6、布局布线后仿真结果截图。最长的传输延迟时间约为多少？分析是否有出现竞争冒险。

7、烧录后接电测试，给老师检查。

4

3、组合逻辑电路

一、实验目的

1、了解基于Verilog的组合逻辑电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。

4、掌握Libero软件的使用方法。

二、实验环境

Libero仿真软件。

三、实验内容

在同学自己的工程文件中，新建一个设计文件和一个测试代码文件，命名要求：

（1）设计文件命名为“学号+下划线+Comb”（例3115000001_comb.v），在该文件中，以下每一个设计对应一个模块，模块名为“姓名拼音首字母+下划线+74HCXX”。

（2）测试文件命名为test_Comb，在该文件中，以下每一个设计对应一个模块，模块名为test_74HCXX。

1、按课本P48的功能表完成74HC148的设计，编写设计代码、测试平台代码。

2、按课本P53的功能表完成74HC138的设计，编写设计代码、测试平台代码。

3、按课本P58的功能表完成74HC153的设计，编写设计代码、测试平台代码。

4、按课本P62的功能表完成74HC85的设计，编写设计代码、测试平台代码。其中测试平台的测试数据要求：进行比较的A、B两数，分别依次为本人学号的奇数位和偶数位（例如，当学号为3212005896时，A数依次取学号从左到右的奇数位，即数字3、1、0、5、9，B数依次取学号从左到右的偶数位，即数字2、2、0、8、6），验证A、B的比较结果。注意：若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）。

5、按课本P71的功能表完成74HC283的设计，编写设计代码、测试平台代码。

6、按课本P55的功能表完成74HC4511的设计，要求设计成扩展型，即能显示数字0~9、字母a~f，编写设计代码、测试平台代码。

7、上述内容均要求完成综合、布局布线及三次仿真，选择一个完成烧录及接电测试，完成后给老师检查。

四、实验结果和数据处理

1、所有模块及测试平台代码清单（关键语句要有注释）

//74HC148代码

//74HC148测试平台代码

//74HC138代码

5 //74HC138测试平台代码

//74HC153代码

//74HC153测试平台代码

//74HC85代码

//74HC85测试平台代码

//74HC283代码

//74HC283测试平台代码

//74HC4511代码

//74HC4511测试平台代码

2、第一次仿真结果截图（任选一个模块，请注明）

3、综合结果（截图）

4、第二次仿真结果（综合后仿真截图）。回答输出信号是否有延迟，最长延迟时间约为多少？

5、布局布线（引脚分配截图）

6、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，最长延迟时间约为多少？分析是否有出现竞争冒险。

7、烧录，给老师检查。

6 5、时序逻辑电路

一、实验目的

1、了解基于Verilog的时序逻辑电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际时序逻辑电路芯片74HC74、74HC112、74HC194、74HC161进行VerilogHDL设计的方法。

二、实验环境

Libero仿真软件。

三、实验内容

在同学自己的工程文件中，新建一个设计文件和一个测试代码文件，命名要求：

（1）设计文件命名为“学号+下划线+seq”（例3115000001_seq.v），在该文件中，以下每一个设计对应一个模块，模块名为“姓名拼音首字母+下划线+74HCXX”。

（2）测试文件命名为test_Seq，在该文件中，以下每一个设计对应一个模块，模块名为test_74HCXX。

1、熟练掌握Libero软件的使用方法。

2、进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。

4、提交针对74HC74、74HC112、74HC161、74HC194（任选一个）的综合结果，．．．．以及相应的仿真结果。

四、实验结果和数据处理

1、所有模块及测试平台代码清单（关键语句需要有注释）

．．//74HC74代码

//74HC74测试平台代码

//74HC112代码

//74HC112测试平台代码

//74HC161代码

7 //74HC161测试平台代码

//74HC194代码

//74HC194测试平台代码

2、第一次仿真结果（任选一个模块，请注明）

3、综合结果

4、第二次仿真结果（综合后）

5、第三次仿真结果（布局布线后）

8 6、数字逻辑综合设计仿真及验证

一、实验目的

1、进一步熟悉利用EDA工具进行设计及仿真的流程。

2、熟悉利用EDA工具中的图形化设计界面进行综合设计。

3、熟悉芯片烧录的流程及步骤。

4、掌握分析问题、解决问题的综合能力，通过EDA工具设计出能解决实际问题的电路。

二、实验环境

1、Libero仿真软件。

2、DIGILOGIC-2011数字逻辑及系统实验箱。

3、Actel Proasic3 A3P030 FPGA核心板及Flash Pro4烧录器。

三、实验内容

1、循环数码显示

在学生自己的工程项目文件中，新建一SmartDesign文件，命名要求：姓名拼音首字母+下划线+cp1，测试文件名：test+下划线+cp1

使用SmartDesign工具进行设计，要求如下：

（1）使用已设计的74HC161、74HC85、74HC4511模块，及IP核中Actel Macros库中的反相器模块（INV），在SmartDesign画布中设计下图左框中的模块。

ABCD1HzA0A1A2A30-111B0B1B2B3CLKD0D1D2D3MRCETCEPQ0Q1Q2Q3A0A1A2A3B0B1B2B3IA>BIA=BIA

设计完成后，将SmartDesign画布中的设计截图。

9 （截图）

（2）设计相应的测试平台。测试平台中的数据要求所输入的A3A2A1A0及B3B2B1B0分别为学生学号末四位的最小数及最大数所对应的二进制数。

//测试平台代码

（3）第一次仿真结果

（4）综合结果

（5）布局布线（引脚分配截图）。注意，布局布线时输入引脚应避开FPGA板中上下两排排针引脚，输出74HC4511的a~g固定的FPGA引脚如下：

74HC4511输出

FPGA引脚

a

76

b

77

c

78

d

79

e

80

f

81

g

82

dp（小数点）

83

DIG1 DIG2 DIG3 DIG4

84 85 86 90

（6）第三次仿真结果（布局布线后）

（7）烧录。完成后给老师检查。

2、4位学号显示

设计要求：4位数码管依次显示本人学号末4位。

SmartDesign文件命名要求：姓名拼音首字母+下划线+cp2，测试文件名：test+下划线+cp2

3、交通灯控制器

设计要求：交通路口东西向和南北向各有红、黄、绿三种交通灯，按 “东西向红灯亮，南北向绿灯亮东西向红灯亮，南北向黄灯亮东西向绿灯亮，南北向红灯亮东西向黄灯亮，南北向红灯亮”顺序循环变化，试设计状态机实现此功能。

应考虑的问题：每一个状态的时间长度不同。书上已有代码，考虑是否有更简单的方法。

设计模块或SmartDesign文件命名要求：姓名拼音首字母+下划线+cp3，测试文件名：test+下划线+cp3

4、跑马灯设计

设计要求：

10 共8个LED灯连成一排，用以下4种模式来显示，模式选择使用两个按键进行控制。

① 模式1：先点亮奇数灯，即1、3、5、7灯亮，然后偶数灯，即2、4、6、8灯亮，依次循环，灯亮的时间按时钟信号的二分频设计。

② 模式2：按照1、2、3、4、5、6、7、8的顺序依次点亮所有灯；然后再按1、2、3、4、5、6、7、8的顺序依次熄灭所有灯，间隔时间按时钟信号的八分频设计。

③ 模式3：按照1/8、2/7、3/6、4/5的顺序依次点亮所有灯，每次同时点亮两个灯；然后再按1/8、2/7、3/6、4/5的顺序熄灭相应灯，每次同时熄灭两个灯，灯亮的时间按时钟信号的四分频设计。

④ 模式4：输入8位初始状态后，按向左移位循环点亮的方式进行变化。（此为补充模式）

设计模块或SmartDesign文件命名要求：姓名拼音首字母+下划线+cp4，测试文件名：test+下划线+cp4

四、实验结果和数据处理

针对所完成的设计，填写以下内容，烧录后给老师检查。

（题号.题目名称）

（1）代码

（2）SmartDesign的连线图

（3）功能仿真波形图

（4）综合结果RTL图

（5）布局布线引脚分配截图

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